27 | 0:00:00 Starten 0:00:07 Kapitel 10 0:00:32 Multiplex-Busschnittstelle 0:01:12 Systembausteine in einem Mikrorechner 0:01:32 Adressierung von Peripherie-Bausteinen 0:02:23 Ein-/Ausgabe-Verfahren 0:05:01 10.3 Behandlung von Ausnahmesituationen 0:06:04 Ursachen für Ausnahmebehandlungen 0:07:15 Prozessorexterne Ursachen 0:11:39 Prozessorinterne Ursachen 0:15:54 Berechnung der Startadresse der Interrupt Service Routine 0:19:48 Interrupt-Vektortabelle 0:22:10 Kapitel 11 0:22:34 Digitale Signalverarbeitung 0:24:04 Digitale Signalprozessoren 0:25:24 DSP-Einsatzbereiche 0:27:41 Aufbau eines digitalen Signalverarbeitungssystems 0:29:25 Analog/Digital-Umwandlung 0:33:55 Typische DSP-Algorithmen 0:40:07 Typische Bus- und Speicherstrukturen für DSPs 0:42:36 Gebräuchliche Zahlenformate 0:43:27 Rechenwerke 0:44:12 Grundstruktur eines Festkomma-DSP-Rechenwerks 0:48:23 Struktur des Rechenwerks moderner DSPs 0:53:11 Daten-Adresswerke 0:53:51 Aufbau eines DAGs 0:55:38 Beispiel zur Ringpuffer-Adressierung 1:00:03 Aufbau eines DSP-Steuerwerks 1:00:55 Komponenten des Steuerwerks 1:04:19 ADSP-218x von Analog Devices 1:07:08 Ausblick 1:07:23 Multi-/Many-Core Architectures 1:10:38 Field-Programmable Gate Array basiert auf Lookup Tables 1:15:36 i-Core Prototype 1:17:38 Timing-Analyzable Reconfigurable Systems 1:19:13 Today's Multi-/Many-core SoCs 1:20:28 Resource Managment for Multi-/Many-cores 1:21:42 Our Approach: Distributed Multi-Agent System 1:22:38 Atmel-based Prototype 1:23:33 Internet of Things (IoT) 1:24:01 Processing Layers 1:25:12 Example: Health-Monitoring

26 | 0:00:00 Starten 0:00:07 Aufgabe 6: Cache-Speicher 0:07:08 Aktualisierungsstrategien 0:12:50 7 .Übung Virtuelle Speicherverwaltung 0:16:16 Abbildung: virtuell -> physikalisch 0:17:41 Seitenwechsel 0:19:08 Zusammenfassung 0:23:28 Segmentbasierte Speicherverwaltung 0:31:35 Aufgabe 1 0:34:55 Lösung Aufgabe 1.1 0:36:30 Lösung Aufgabe 1.2 0:40:06 Lösung Aufgabe 1.3 0:43:38 Seitenwechsel (Paging) 0:45:46 Aufgabe 2 0:46:51 Lösung Aufgabe 2.1 0:47:19 Lösung Aufgabe 2.2

25 | 0:00:00 Starten 0:00:07 Kapitel 10 0:01:09 10.1 Zeitverhalten der Systembussignale 0:01:20 Zeitverhalten eines synchronen Systembus 0:02:33 Semi-synchroner Systembus 0:03:09 Einfügen eines Wartezyklus 0:04:35 Asynchroner Systembus 0:07:18 Beispiele 0:08:49 CES Platinenlabor 0:09:06 Multiplex-Bus 0:10:55 Multiplex-Busschnittstelle 0:13:34 Zeitverhalten des Multiplexbusses 0:14:57 Daten/Adress-Multiplex-Betrieb 0:18:59 10.2 Systembausteine 0:28:26 Systembausteine 0:32:07 Schnittstellenbausteine (I/O-Controller) 0:35:27 Systembausteine in einem Mikrorechner 0:36:23 Speicherbezogene und isolierte Adressierung 0:40:32 Adressierung von Peripherie-Bausteinen 0:42:43 Anschluss der Schnittstellenbausteine an den yP 0:47:57 Prinzipieller Aufbau eines Systembausteins 0:50:31 Schnittstellenbaustein zwischen yP und Peripheriegerät 0:55:00 Ein-/Ausgabe-Verfahren 1:06:28 Synchronisation der Datenübertragung zwischen Schnittstelle und Peripheriegerät 1:10:55 10.3 Behandlung von Ausnahmesituationen 1:15:43 Ausnahmeroutine/Unterprogramm 1:22:43 Ursachen für Ausnahmebehandlungen 1:25:00 Prozessorexterne Ursachen

24 | 0:00:00 Starten 0:00:19 Probleme der virtuellen Speicherverwaltung 0:04:23 Zusammenfassung 0:05:13 Speicherhierarchie 0:05:36 Cache und Speicherverwaltungseinheit 0:10:25 Segnebtorientierte Speicherverwaltung 0:10:41 Adressierungs-Modi (x86-Prozessoren) 0:17:34 Segmentierung mit Seitenwechsel 0:21:06 Berechnung der physikalischen Adressen (x86-Prozessoren) 0:21:30 Zweistufige Seitenwechsel-Verfahren 0:24:22 Adressübersetzung bei 80486 und Pentium-Prozessoren 0:26:51 Anmerkungen 0:27:36 Beschleunigung der Adressberechnung durch einen Cache 0:31:15 Schutzmechanismen 0:33:50 Regeln für den Zugriffsschutz 0:41:12 Zusammenfassung 0:42:01 Kapitel 10 0:42:42 10.1 Zeitverhalten der Systembussignale 0:43:33 Zeitverhalten eines synchrones Systembus 0:49:39 Timing 0:49:55 Synchrones Systembus 0:52:13 Semi-synchroner Systembus 0:57:01 Einfügen eines Wartezyklus 1:01:13 Asynchroner Systembus 1:09:16 Beispiele 1:14:09 Logic Block Diagram 1:23:56 CES Platinlabor 1:26:35 Multi-Layer-Hersteller 1:28:22 Multiplex-Bus

23 | 0:00:00 Starten 0:00:08 Kapitel 9 Virtuelle Speicherverwaltung 0:01:16 Speicherhierarchie 0:01:40 Speicherverwaltung 0:02:51 Grundstruktur virtueller Speicherverwaltung 0:05:32 Ausbildung virtueller auf physikalische Adressen 0:06:47 Segmentierungs- und Seitenwechselverfahren 0:08:05 Segemntierung 0:09:36 Seiten 0:10:10 Segmentbasierte Speicherverwaltung 0:14:00 Seitenwechsel (Paging) 0:16:28 Virtueller und physikalischer Adressraum 0:17:02 Probleme der virtuellen Speicherverwaltung 0:42:23 Zusammenfassung 0:42:57 Speicherhierarchie 0:43:51 Cache und Speicherverwaltungseinheit 0:45:42 Virtueller und physikalischer Cache 0:56:08 Segmentorientierte Speicherverwaltung

22 | 0:00:00 Starten 0:01:13 Speicherhierarchie 0:05:14 Wieso kommt es zu einer Leistungssteigerung? 0:06:08 Aufbau eines Cache-Speichers 0:08:30 Arbeitsweise eines Cache-Speichers 0:12:43 Cache-Strukturen 0:13:06 Adressierung im Direct-Mapped Cache 0:16:23 Beispiel 0:25:00 Aufgabe 1 0:26:23 Loösung 1.1 0:31:20 Aufgabe 1.2 0:32:30 Aufgabe 1.3 0:34:48 Aufgabe 2 0:35:27 Lösung 2 0:40:07 AV-Cache 0:40:51 DM-Cache 0:42:36 A4-Cache 0:43:48 Wohin wird ein Block abgebildet? 0:46:14 Aufgabe 3 0:49:55 Lösung 3.1 0:51:07 Lösung 3.2 0:51:54 Lösung 3.3 1:01:06 Aufgabe 4 1:02:46 Lösung 4 1:12:06 Aufgabe 5 1:12:46 Aufgabe 5.1 1:14:29 Aufgabe 5.2 1:15:53 Aufgabe 5.3 1:18:30 Aufgabe 6 1:18:33 Lösung 6

21 | 0:00:00 Starten 0:00:07 Kapitel 8: Cache-Speicher 0:00:35 8.4 Cache-Organisationsformen 0:01:19 Voll-Assoziativer Cache 0:01:39 Beispiel: Voll-Assoziativer Cache 0:03:42 Direct Mapped Cache 0:05:00 Adressierung im Direct Mapped Cache 0:07:24 n-Way Set-Assoziative Cache 0:08:22 Beispiel: 2-Way Set-Assoziative Cache 0:11:08 Beispiel: Organisation eines Caches mit 8 Cache Lines à 16 Byte 0:14:09 Ersetzungsstrategien 0:19:19 Ursachen für Fehlzugriffe 0:20:27 Cache-Kohärenzproblem 0:21:17 Bus-Schnüffeln (Bus-Snooping) 0:22:38 Moderne Cache Architekturen 0:31:55 Ausblick: Entwicklungen bei Caches 0:33:53 Ausblick: IBM Power9 0:39:07 Kapitel 9: Virtuelle Speicherverwaltung 0:39:48 Speicherhierarchie 0:41:12 Grundprinzip und Zusammenhang mit dem Betriebssystem 0:43:41 Betriebssystem verkleinert die semantische Lücke 0:44:33 Spezielle Aufgaben von Betriebssystemen 0:50:59 Speicherverwaltung 0:52:08 Grundstruktur virtueller Speicherverwaltung 0:53:06 Virtuelle Speicherverwaltung 0:57:43 Beispiel 1:02:13 Abbildung virtueller auf physikalische Adressen 1:04:59 Segmentierungs- und Seitenwechselverfahren 1:08:57 Segmentierung 1:10:38 Seiten 1:13:03 Segmentbasierte Speicherverwaltung 1:20:22 Virtueller und physikalischer Adressraum 1:25:10 Seitenwechsel (Paging)

20 | 0:00:00 Starten 0:00:07 Kapitel 8 Cache Speicher 0:00:37 Speicherhierarchie 0:03:54 Cache-Speicher 0:06:45 Wieso kommt es zu einer Leistungssteigerung? 0:07:59 Funktionsweise eines Caches 0:09:23 Schreibzugriffe 0:15:13 Begriffe 0:16:48 8.3 Aufbau eines Cache-Speichers 0:19:52 8.4 Cache-Organisationsformen 0:20:08 Voll-Assoziativer Cache 0:27:01 Direct Mapped Cache 0:32:53 n-Way Set-Assoziative Cache 0:43:28 Beispiel: Organisation eines Cahces mit 8 Cache Lines à 16 Byte 0:47:57 Ersetzungsstrategien 1:03:30 Ursachen für Fehlzugriffe 1:09:45 Erzielbare Cache-Trefferquoten 1:11:44 Cache-Kohärenzproblem 1:14:35 Bus-Schnüffeln 1:22:01 Cache Speicher im Pentium 4 1:24:57 Moderne Cache Architekturen

19 | 0:00:00 Starten 0:00:07 Kapitel 8: Cache-Speicher 0:05:26 Prozessor-Speicher-Performance-Unterschied 0:07:29 Speicherhierarchie 0:20:00 8.1 Cache-Speicher 0:31:53 Wieso kommt es zur einer Leistungssteigerung? 0:34:58 8.2 Funktionsweise eines Caches 0:40:10 Schreibzugriffe: Durchschreibverfahren 0:42:42 Schreibzugriffe: Gepuffertes Durchschreibverfahren 0:44:59 Schreibzugriffe: Rückschreibverfahren 0:47:46 Prinzip des Rückschreibverfahren 0:48:14 Rückschreibverfahren 0:50:09 Konsistenzprobleme 0:52:20 Begriffe 0:54:28 8.3 Aufbau eines Cache-Speichers 1:01:33 8.4 Cache-Organisationsformen 1:02:23 Voll-assoziativer Cache 1:04:35 Beispiel: Vollassoziativer Cache

18 | 0:00:00 Starten 0:00:09 Übung 5: Pipelining 0:00:49 MIPS-Befehlsformate 0:01:09 Welches Register wird gelesen bzw. beschrieben? 0:01:56 Befehlsabarbeitung und Datenpfade in MIPS 0:06:54 DLX-Pipelinestufen 0:08:53 Pipeline-Konflikte 0:10:01 Drei Arten von Pipeline-Konflikten 0:12:08 Pipelinekonflikte in der DLX Pipeline 0:14:08 Datenabhängigkeiten 0:17:47 Aufgabe 1 0:19:23 Aufgabe 1.1 0:24:38 Aufgabe 1.2 0:28:06 Aufgabe 1.3 0:33:11 Aufgabe 1.4 0:33:48 Forwarding-Techniken 0:39:08 Aufgabe 2 0:42:57 Aufgabe 2.1 0:47:58 Aufgabe 2.2 0:55:39 Aufgabe 3 0:57:11 RAW nach load 0:59:01 Steuerflussbhängigkeiten nach branch 1:01:54 Code mit nops 1:02:43 Vermeidung von nops durch Umorganisieren der Schleife 1:05:41 Aufgabe 4 1:06:50 Aufgabe 4.1 1:10:14 Korrekte Ausführung 1:12:32 Aufgabe 4.2 1:12:50 Scoreboarding-Technik 1:18:34 Aufgabe 5

17 | 0:00:00 Starten 0:00:09 Fortsetzung Kapitel 7 0:00:53 Wiederholung: Organisationsprinzip des von Neumann Rechners 0:01:13 Wiederholung: Allgemeine Struktur 0:03:19 Wiederholung: 7.2 Klassifizierung von Halbleiterspeichern 0:03:38 Wiederholung: Statische CMOS-Speicherzellen 0:06:19 Wiederholung: Dynamische MOS-Speicherzellen 0:13:26 Dynamische MOS-Speicherzellen 0:26:14 7.3 Organisation von Speicherbausteinen 0:30:38 Beispiel: Selektieren einer Speicherzelle aufgrund der gegebenen Speicheradresse 0:32:08 7.4 Dynamische RAM-Bausteine 0:35:30 Adressierung eines dynamischen RAM-Bausteins 0:37:32 Auffrischen dynamischer RAMs 0:40:04 Aufbau der Auffrischlogik 0:40:49 DRAM Timing-Parameter 0:42:53 7.5 Techniken zur Zugriffsbeschleunigung 0:45:17 Fast Page Mode DRAM (FPM-DRAM) 0:46:02 Timing-Diagramm eines FPM-DRAM 0:47:12 FPM-DRAM 0:49:53 EDO-RAM 0:50:49 Timing-Diagramm eines EDO-DRAM 0:53:58 Zusammenfassung: FPM, EDO 0:54:27 SDRAM 0:57:31 Timing-Diagramm eines SDRAM 0:58:02 RDRAM / Concurrent - RDRAM / Direct RDRAM 0:59:44 DDRAM 1:01:44 DDR-SDRAM 1:02:48 7.6 Organisation des Hauptspeichers 1:04:24 7.6 Organisation des Arbeitsspeichers 1:06:24 Speicher-Belegungsplan (memory map) 1:07:59 Adressauswahl 1:13:43 Modularer Speicheraufbau 1:15:42 Typischer Aufbau einer Steckkarte 1:16:15 Beispiel eines Speichermoduls 1:17:57 Speichermodule-Typen

16 | 0:00:00 Starten 0:00:09 Kapitel 6 Pipeline-Verarbeitung 0:00:44 6.5.5 Steuerflusskonflikte 0:01:11 Steuerflusskonflikte durch Verzweigung 0:06:15 Branch Target Buffer (BTB) 0:10:24 Indirekte Sprünge 0:11:03 Rücksprünge 0:11:21 Statische Sprungvorhersage 0:14:52 Dynamische Sprungvorhersage: 1-Bit Prädikator 0:19:56 Dynamische Sprungvorhersage: n-Bit Prädikator 0:34:21 6.6 Beispiele für Pipelines 0:35:42 Pentium 4 Prozessor Architektur 0:37:18 Intel Pentium 4 (bis 2006) 0:40:00 Intel 3rd Generation Core i 0:41:18 Intel Atom 0:42:27 Kapitel 7 Speicher 0:42:59 Prozessor/Speicher Performance Unterschied 0:45:12 Speicher 0:47:48 Allgemeine Struktur 0:54:14 7.1 Begriffe 0:58:26 Zugriffszeit / Zykluszeit 0:59:25 7.2 Klassifizierung von Halbleiterspeicher 1:12:26 n-MOS-MOSFETs 1:14:52 Transistor als Schalter 1:16:06 Statische CMOS-Speicherzellen 1:24:46 Dynamische MOS-Speicherzellen

15 | 0:00:00 Starten 0:00:48 Wiederholung: 6.4 DLX-Pipelinestufen 0:03:17 Wiederholung: 6.5 Pipeline-Konflikte 0:03:42 Wiederholung: Beispiel: Datenabhängigkeiten 0:06:23 Wiederholung: 6.5.2 Datenkonflikte 0:09:40 Wiederholung: Forwarding-Techniken 0:16:47 Wiederholung: 6.5.3 Ressourcenkonflikte 0:18:41 Wiederholung: 6.5.5 Steuerflusskonflikte 0:23:10 Fortsetzung: Steuerflusskonflikte durch Verzweigung 0:38:09 Statische Sprungvorhersage 0:47:46 Branch Target Buffer (BTB) 0:59:05 Indirekte Sprünge 1:10:20 Rücksprünge 1:13:56 Klassifizierung Sprungvorhersage Strategien 1:21:41 Dynamische Sprungvorhersage: 1-Bit Prädikator

14 | 0:00:00 Starten 0:00:09 Fortsetzung Übung 3 0:00:25 Befehlssatz (1) 0:03:01 Lade- und Speicherbefehle 0:04:31 Beispiel 0:06:22 Unterscheidung zwischen lb und lbu 0:11:59 Laden von 32-Bit-Operanden 0:15:30 Der globale Zeiger $gp 0:17:57 Befehlssatz (2) 0:21:42 Wichtige MIPS-Befehle 0:22:20 Ersetzung von Pseudoinstruktionen 0:23:51 Beginn Übung 4 0:24:35 Programmtechniken 0:33:05 Stackprogrammierung 0:36:57 Unterprogrammaufrufe 0:51:45 Stack-Rahmen (stack-frame) 0:52:49 Beispiel für einen Unterprogrammaufruf 0:57:42 Rekursive Unterprogrammaufrufe 1:05:06 Ausnahme- und Unterbrechungsbehandlung 1:10:08 Ausbau des MIPS-Prozessors 1:10:56 Register des Coprozessors 0 1:15:59 Ausnahmebehandlung 1:23:32 .set und sbrk

13 | 0:00:00 Starten 0:00:09 Fortsetzung Kapitel 6 - Pipeline-Verarbeitung 0:01:18 Wiederholung: 6.1 Pipeline-Verarbeitung 0:03:44 Wiederholung: Definitionen 0:05:46 Wiederholung: Leistungssteigerung durch Pipelining 0:07:47 Wiederholung: Durchsatz 0:09:40 Wiederholung: Datenpfad für die MIPS-Architektur 0:11:24 Erinnerung: Pipeline-Stufen und Pipeline-Register 0:12:27 6.4 DLX-Pipelinestufen 0:21:09 Phasen der Befehlsausführung in der DLX-Pipeline 0:23:36 Beispiel: load-word 0:26:28 Beispiel: branch if equal zero 0:29:48 Pipelining 0:31:04 6.5 Pipeline-Konflikte 0:33:30 Drei Arten von Pipeline-Konflikten (Datenkonflikte) 0:35:18 6.5.1 Datenabhängigkeiten 0:44:37 6.5.2 Datenkonflikte 0:46:51 WAR und WAW 0:48:12 Beispiel: RAW Konflikte 0:50:25 Fehlzuweisung durch einen Datenkonflikt 0:51:06 6.5.2 Lösungen für Datenkonflikte 0:57:18 Hardware-Lösung durch Interlocking 1:01:02 Forwarding-Techniken 1:08:09 Vergleich: Interlocking vs. Forwarding 1:08:46 Problem: Nicht alle Konflikte sind alleine durch Forwarding behebbar 1:10:33 Lösung: Forwarding with interlocking 1:12:20 Drei Arten von Pipeline-Konflikten (Struktur- oder Ressourcenkonflikte, Steuerflusskonflikte) 1:13:02 6.5.3 Ressourcenkonflikte 1:16:31 6.5.4 Lösungen von Ressourcenkonflikte 1:19:08 6.5.5 Steuerflusskonflikte 1:21:57 Steuerflusskonflikte durch Verzweigung

11 | 0:00:00 Starten 0:00:09 Fortsetzung Kapitel 5 - Ein grundlegendes Rechnermodell 0:00:55 Wiederholung: 5.1 Organisationsprinzip des von Neumann Rechners 0:01:41 Wiederholung: 5.2 Aufbau eines einfachen μP 0:04:36 Wiederholung: Aufbau eines einfachen μP - Registersatz 0:04:54 Wiederholung: Der (Laufzeit-)Stack ""Kellerspeicher"" 0:06:09 Wiederholung: Hardware-Unterstützung des Stacks 0:06:42 Verwaltung des Stackregisters 0:11:34 Aufbau eines einfachen μP - Adresssatz / Systembusschnittstelle / Interne Busse 0:11:58 5.2.4 Adresswerk 0:12:53 Aufbau eines einfachen Adresswerks 0:15:33 Funktionsweise 0:16:52 Das Adresswerk 0:17:13 5.2.5 Systembus-Schnittstelle 0:18:37 5.2.6 Interne Busse 0:19:33 Weitere Funktionseinheiten 0:19:58 Pentium 4 Prozessor-Architektur 0:25:12 Kapitel 6 - Pipeline-Verarbeitung 0:26:05 Serielle Befehlsabarbeitung 0:27:22 6.1 Pipeline-Verarbeitung 0:28:50 Pipelining ""Fließband-Bearbeitung"" 0:30:54 Wäsche-Pipelining 0:33:12 Pipeline-Verarbeitung 0:34:53 Einfache fünfstufige Befehlspipeline 0:36:55 Definitionen 0:38:15 6.2 Zerlegung in Pipeline-Stufen und Pipeline-Register 0:40:55 Definitionen 0:45:07 Leistungssteigerung durch Pipelining 0:50:14 Durchsatz 0:55:28 Befehlsabarbeitung und Datenpfade der MIPS-Befehle 0:55:55 Befehlsformate 0:56:22 6.3 Befehlsabarbeitung und Datenpfade der MIPS-Befehle 0:57:14 6.3 Befehlsabarbeitung und Datenpfade 1:02:06 6.3 Befehlsabarbeitung und Datenpfade - Lade- und Speicherbefehle (load and store) 1:06:19 6.3 Befehlsabarbeitung und Datenpfade - Verzweigungsbefehle 1:12:16 6.3 Befehlsabarbeitung und Datenpfade - Datenpfad für Lade-Speicherbefehle und Befehle vom R-Typ 1:15:50 Datenpfad für die MIPS-Architektur (1) 1:17:03 Erinnerung: MIPS-Befehlsformate 1:17:38 Datenpfad für die MIPS-Architektur (2) 1:24:02 Zustandsautomat 1:25:21 Steuersignale für den Datenpfad 1:26:15 6.4 Pipelining in MIPS-Architektur

12 | 0:00:00 Starten 0:00:22 Assemblerprogrammierung mit dem MIPS-Simulator MARS 0:02:14 Warum MIPS? 0:05:10 Der MARS-Simulator 0:05:50 Installation und Benutzung 0:06:17 Aufbau des MIPS-Prozessors 0:08:14 Koprozessoren 0:08:20 Registersatz 0:11:08 Speicheraufteilung 0:13:19 Syntax der MIPS-Assemblersprache 0:16:29 MIPS-Assemblerdirektiven 0:22:42 Beispiel: MIPS-Assemblerdirektiven 0:25:34 Systemaufrufe 0:29:12 Beispiel 0:34:22 Ausgabe einer Integerzahl mit LF 0:35:25 Datenformate im MIPS-Prozessor 0:36:34 Fließkommaformate 0:37:02 Speichermodell 0:41:43 Speichermodell ""Big Endian"" 0:44:06 Speichermodell ""Little Endian"" 0:45:26 Speichermodel 0:46:57 Befehlsformate 0:50:09 Adressierungsarten des MIPS-Prozessors 0:53:45 Adressierungsarten in MIPS-Assembler 0:55:09 Befehlssatz 1:00:01 Beispiel: Additionsbefehle in MIPS 1:01:44 Beispiel: Arithmetische Befehle 1:04:10 Struktur eines MIPS-Programms 1:08:21 Beispiel: Integer-Arithmetik 1:17:50 Befehlssatz

10 | 0:00:00 Starten 0:00:25 4.3 Adressierungsarten 0:01:22 4.4 RISC & CISC 0:01:33 CISC vs. RISC 0:07:36 Aufbau eines RISC-Prozessors 0:17:50 RISC - Superskalar 0:18:54 5 Ein grundlegendes Rechnermodell 0:19:13 Grundlegende Rechenorganisation 0:19:50 5.1 Organisationsprinzip des von Neumann Rechners 0:22:15 Komponenten des von Neumann Rechners 0:24:40 5.2 Aufbau eines einfachen up 0:31:09 5.2.1 Steuerwerk 0:32:36 Taktengenerator 0:35:48 Mikroprogrammsteuerwerk 0:45:32 Ein-/Ausgabesignal des Steuerwerks 0:49:17 Das Steuerregister 0:55:45 Steuerwerk: Fallstudie 0:59:25 Steuerwerk: Zusammenfassung 0:59:58 5.2.2 Rechenwerk 1:01:55 Rechenwerksvarianten 1:06:06 Aufbau des Rechenwerks 1:06:45 Zeitverhalten des Rechenwerks 1:12:55 Operation der ALU 1:14:54 Statusregister 1:18:57 Bedeutung der Statusflags 1:19:43 5.2.3 Registersatz 1:24:12 Daten- und Adressregister 1:24:39 Spezialregister 1:25:40 Funktion von Basis- und Indesxregister 1:26:39 Der (Laufzeit-)Stack ""Kellerspeicher"" 1:27:02 Hardware-Unterstützung des Stacks 1:27:11 Verwaltung des Stackregisters

09 | 0:00:00 Starten 0:00:55 Speicheradressierung (1) 0:01:48 Speicheradressierung (2) 0:02:23 Speicheradressierung (8) 0:02:57 Speicheradressierung (9) 0:05:05 4.2 Befehlssatz 0:05:23 Befehlsformate des MIPS-Prozessors (1) 0:08:23 4.3 Adressierungsarten 0:13:26 4.3.1 Register-Adressierung 0:15:22 Implizite Adressierung 0:18:01 Flag-Adressierung 0:20:24 Explizite Register-Adressierung 0:22:07 4.3.2 Einstufung Speicher-Adressierung 0:22:50 Unmittelbare Adressierung 0:28:15 Direkte Adressierung 0:29:36 Absolute Adressierung 0:33:45 Seiten-Adressierung 0:35:07 Register-indirekte Adressierung 0:41:57 Indizierte Adressierung 0:44:56 Speicher-relative Adressierung 0:48:44 Register-realtive Adressierung 0:50:32 Register-realtive Adressierung mit Index 0:52:39 Befehlszähler-realtive Adressierung 0:56:42 4.4 RISC & CISC 0:57:16 Einleitung 0:59:18 Einige technologische und ökonomische Probleme 1:02:26 Beispiel: Programmiermodell Intel x86 1:03:59 Befehlsaufbau der Intel x86 Prozessoren 1:06:26 CISC & RISC 1:07:43 Prinzip der Mikroprogrammierung 1:10:56 Vor- und Nachteile

08 | 0:00:00 Starten 0:00:11 Übung 2: Mikroprogrammierung | MIMA-Architektur | Einführung in die Assembler-Programmierung 0:00:59 Organisationsprinzip des von Neumann Rechners 0:01:51 Zentraleinheit 0:02:20 Zentraleinheit: Leitwerk 0:02:54 Zentraleinheit: Rechenwerk 0:03:33 Hauptspeicher 0:04:30 Verbindungsstruktur (BUS) 0:05:18 Ein-/Ausgabesystem (Peripheriegeräte) 0:05:44 Komponenten eines von-Neumann Rechners 0:06:49 Aufbau eines einfachen Mikroprozessors 0:08:42 Mikroprogrammierung 0:11:20 Mikroprogramm 0:11:45 Hierarchie 0:13:49 MIMA-Architektur: Mikroprogrammierte Minimalmaschine 0:14:23 MIMA-Architektur 0:21:55 Befehlsformate, ALU-Operationen,... 0:27:49 Mima-Architektur 0:42:09 Beispiel 0:53:52 Aufgabe 0:55:15 Tri-State-Treiber 1:00:50 Aufgabe 1:02:56 Lösung 1:09:22 Assembler Programmierung 1:09:39 Begriffe 1:10:55 Assembler-Programmierung 1:11:54 Definitionen 1:13:30 Programmieraufgabe 1:14:49 Programmablauf in Form eines Flussdiagramms 1:17:23 Notwendige Befehle zur Lösung 1:20:21 Programm in symbolischer Darstellung 1:22:52 Berechnung von ZEITK